Kleng aktuell MOSFET Holding Circuit Fabrikatioun Applikatioun

E MOSFET Haltkrees deen Widderstanden R1-R6, Elektrolytesch Kondensatoren C1-C3, Kondensator C4, PNP Triode VD1, Dioden D1-D2, Zwëschenrelais K1, e Spannungsvergläicher, en Dual Time Base integréiert Chip NE556, an e MOSFET Q1 enthält, mat PIN Nr 6 vun der duebel Zäit Basis integréiert Chip NE556 Déngscht als Signal Input, an een Enn vum Widderstand R1 gläichzäiteg mat Pin 6 vum Dual-Time Base integréiert Chip NE556 verbonne gëtt als Signal Input, een Enn vum Resistor R1 ass mat Pin 14 vun der Dual-Time Base verbonnen. integréiert Chip NE556, een Enn vum Resistor R2, een Enn vum Widderstand R4, den Emitter vum PNP Transistor VD1, den Drain vum MOSFET Q1, an der DC Energieversuergung, an den aneren Enn vum Widderstand R1 ass verbonne mat Pin 1 vum Dual-Time Base integréiert Chip NE556, Pin 2 vum Dual-Time Base integréiert Chip NE556, der positiver elektrolytescher Kapazitéit vum Kondensator C1, an der Zwëschenrelais. K1 normal zouene Kontakt K1-1, den aneren Enn vum Zwëschenrelais K1 normalerweis zouene Kontakt K1-1, den negativen Pol vum elektrolytesche Kondensator C1 an een Enn vum Kondensator C3 sinn un den Energieversuergungsgrond verbonnen, den aneren Enn vum Kondensator C3 ass mam Pin 3 vum Dual Time Base integréiertem Chip NE556 verbonnen, de Pin 4 vum Dual Time Base integréiertem Chip NE556 ass verbonne mat de positiven Pol vum elektrolytesche Kondensator C2 an den aneren Enn vum Widderstand R2 zur selwechter Zäit, an den negativen Pol vum elektrolytesche Kondensator C2 ass mat dem Stroumversuergungsgrond ugeschloss, an den negativen Pol vum elektrolytesche Kondensator C2 ass mat dem Stroumversuergungsgrond ugeschloss. . Den negativen Pol vum C2 ass mam Stroumversuergungsgrond verbonnen, de Pin 5 vum Dual Time Base integréierte Chip NE556 ass mat engem Enn vum Widderstand R3 verbonnen, deen aneren Enn vum Widderstand R3 ass mam positiven Phase-Input vum Spannungsvergläicher verbonnen. , den negativen Phase-Input vum Spannungsvergläicher ass mat dem positive Pol vun der Diode D1 an dem aneren Enn vum Widderstand R4 gläichzäiteg verbonnen, den negativen Pol vun der D'Diode D1 ass mam Stroumversuergungsgrond verbonnen, an den Ausgang vum Spannungsvergläicher ass un d'Enn vum Widderstand R5 verbonnen, den aneren Enn vum Widderstand R5 ass mam PNP Triplex verbonnen. Den Ausgang vum Spannungsvergläicher ass mat engem Enn vum Widderstand R5 verbonnen, deen aneren Enn vum Widderstand R5 ass mat der Basis vum PNP Transistor VD1 ugeschloss, de Sammler vum PNP Transistor VD1 ass mam positiven Pol vun der Diode verbonnen. D2, den negativen Pol vun der Diode D2 ass mam Enn vum Widderstand R6, dem Enn vum Kondensator C4 an dem Paart vun de MOSFET zur selwechter Zäit, den aneren Enn vum Widderstand R6, deen aneren Enn vum Kondensator C4, an den aneren Enn vum Zwëschenrelais K1 sinn all un d'Energieversuergungsland verbonnen an den aneren Enn vum Zwëschenrelais K1 ass verbonne mat der Quell vun der d'Quell vun derMOSFET.

MOSFET Retention Circuit, wann A bitt en nidderegen Ausléisersignal, zu dësem Zäitpunkt den Dual Time Base integréiert Chip NE556 Set, Dual Time Base integréiert Chip NE556 Pin 5 Output héich Niveau, héich Niveau an de positiven Phase Input vum Spannungsvergläicher, den negativen Phase-Input vum Spannungsvergläicher vum Widderstand R4 an der Diode D1 fir eng Referenzspannung ze liwweren, zu dësem Zäitpunkt ass de Spannungsvergläicher héich Niveau, den héije Niveau fir d'Triode VD1 ze féieren, de Stroum, deen aus dem Sammler vun der Triode VD1 fléisst, läscht de Kondensator C4 duerch d'Diode D2, a gläichzäiteg féiert de MOSFET Q1, zu dëser Zäit ass d'Spule vum Zwëschenrelais K1 absorbéiert, an d'Zwëschenzäit. Relais K1 normal geschlossene Kontakt K 1-1 getrennt, an nom Zwëschenrelais K1 normal geschlossene Kontakt K 1-1 getrennt ass, gëtt d'DC Energieversuergung un den 1 an 2 Féiss vum Dual-Time Base integréiert Chip NE556 d'Versuergungsspannung gespäichert bis d'Spannung um Pin 1 a Pin 2 vum Dual-Time Base integréiert Chip NE556 ass. gelueden op 2/3 vun der Versuergungsspannung, den Dual-Time Base integréiert Chip NE556 gëtt automatesch zréckgesat, a Pin 5 vun der Dual-Time Base integréiert Chip NE556 gëtt automatesch op e nidderegen Niveau restauréiert, an déi spéider Circuiten funktionnéieren net, wärend de Kondensator C4 entlooss gëtt fir d'MOSFET Q1-Leedung ze halen bis zum Enn vun der Kapazitéit C4-Entladung an dem Zwëschenrelais K1-Spule Verëffentlechung, Zwëschenrelais K1 normal geschlossen Kontakt K 11 zougemaach, zu dësem Zäit duerch den zouenen Zwëschenrelais K1 normal geschlossen Kontakt K 1-1 gëtt duebel Zäit Basis integréiert Chip NE556 1 Fouss an 2 Féiss vun der Spannung Fräisetzung ugefaangen, fir d'nächst Kéier zu duebel Zäit Basis integréiert Chip NE556 Pin 6 fir e nidderegen Ausléiser Signal fir duebel Zäit Basis integréiert Chip NE556 Set ze maachen ze preparéieren.

De Circuitstruktur vun dëser Applikatioun ass einfach an nei, wann den Dual Time Base integréiert Chip NE556 Pin 1 a Pin 2 op 2/3 vun der Versuergungsspannung gelueden ass, Dual Time Base integréiert Chip NE556 kann automatesch zréckgesat ginn, Dual Time Base integréiert Chip NE556 Pin 5 automatesch zréck op e nidderegen Niveau, sou datt déi spéider Circuiten net funktionnéieren, fir automatesch opzehalen datt d'Kondensator C4 opgeléist gëtt, an no Stoppen d'Lade vum Kondensator C4, déi vum MOSFET Q1 konduktiv erhale gëtt, kann dës Applikatioun kontinuéierlech halenMOSFETQ1 konduktiv fir 3 Sekonnen.

Et enthält Widderstänn R1-R6, elektrolytesch Kondensatoren C1-C3, Kondensator C4, PNP Transistor VD1, Dioden D1-D2, Zwëschenrelais K1, Spannungsvergläicher, Dual Time Base integréiert Chip NE556 a MOSFET Q1, Pin 6 vun der Dual Time Base integréiert. Chip NE556 gëtt als Signal Input benotzt, an een Enn vun der resistor R1 ass verbonne mat Pin 14 vum Dual Time Base integréiert Chip NE556, Resistor R2, Pin 14 vun der Dual Time Base Integréiert Chip NE556 a Pin 14 vun der Dual Time Base integréiert Chip NE556, an Resistor R2 ass verbonne mat Pin 14 vun der Dual Time Basis integréiert Chip NE556. Pin 14 vum Dual-Time Base integréiert Chip NE556, een Enn vum Resistor R2, een Enn vum Resistor R4, PNP Transistor

Wéi eng Aarbechtsprinzip?

Wann A e nidderegen Ausléisersignal ubitt, dann ass den Dual-Time Base integréiert Chip NE556 Set, Dual-Time Base Integréiert Chip NE556 Pin 5 Ausgang héich Niveau, héich Niveau an de positiven Phase Input vum Spannungsvergläicher, den negativen Phase Input vum Spannungsvergläicher vum Widderstand R4 an der Diode D1 fir d'Referenzspannung ze liwweren, dës Kéier, de Spannungsvergläicher Ausgang héich Niveau, den héije Niveau vum Transistor VD1 Leedung fléisst de Stroum vum Sammler vum Transistor VD1 duerch d'Diode D2 an de Kondensator C4, deen zu dëser Zäit d'Mëttelrelais K1 Spulesaug, d'Zwëschenrelais K1 Spulesaug. De Stroum, deen aus dem Sammler vum Transistor VD1 fléisst, gëtt op d'Kondensator C4 duerch d'Diode D2 gelueden, a gläichzäiteg,MOSFETQ1 féiert zu dësem Zäitpunkt d'Spule vum Zwëschenrelais K1 gesaugt, an den Zwëschenrelais K1 normalerweis zougeschlossene Kontakt K 1-1 gëtt ofgeschalt, an nodeems den Zwëschenrelais K1 normalerweis zougeschlossene Kontakt K 1-1 getrennt ass, ass d'Kraaft D'Versuergungsspannung, déi vun der DC Stroumquell op den 1 an 2 Féiss vum Dual Timebase integréierte Chip NE556 geliwwert gëtt, gëtt gelagert bis de Wann d'Spannung um Pin 1 an Pin 2 vum Dual-Time Base integréiert Chip NE556 op 2/3 vun der Versuergungsspannung gelueden ass, gëtt den Dual-Time Base integréiert Chip NE556 automatesch zréckgesat, an Pin 5 vun der Dual-Time Base Den integréierte Chip NE556 gëtt automatesch op en nidderegen Niveau restauréiert, an déi spéider Circuiten funktionnéieren net, an zu dësem Zäit gëtt de Kondensator C4 entlooss fir z'erhalen d'MOSFET Q1 Leedung bis d'Enn vun der Offlossquantitéit vun der capacitor C4, an der coil vun Tëschenzäit Relais K1 fräigesat, an der Tëschenzäit Relais K1 normalerweis zougemaach Kontakt K 1-1 getrennt. Relais K1 normalerweis zougemaach Kontakt K 1-1 zougemaach, dës Kéier duerch d'zougemaach Tëschenzäit Relais K1 normalerweis zougemaach Kontakt K 1-1 gëtt duebel-Zäit Basis integréiert Chip NE556 1 Féiss an 2 Féiss op der Volt Fräisetzung, fir déi nächst Kéier ze den Dual-Time Base integréiert Chip NE556 Pin 6 fir en Ausléisersignal ze liwweren fir niddereg ze setzen, fir Virbereedunge fir den Dual-Time Base integréierte Chip ze maachen NE556 Set.