Power Semiconductor Geräter gi wäit an der Industrie, Konsum, Militär an aner Felder benotzt an hunn eng héich strategesch Positioun. Loosst eis d'Gesamtbild vu Kraaftapparater aus engem Bild kucken:
Power semiconductor Apparater kënnen an voll Typ ënnerdeelt ginn, semi-kontrolléiert haten Typ an Net-kontrolléierbar Typ no de Grad vun Kontroll vun Circuit Signaler. Oder no de Signaleigenschaften vum dreiwende Circuit kann et an Spannungs-Undriff Typ, Stroum-Undriff Typ, etc.
| Klassifikatioun | Typ | Spezifesch Muecht semiconductor Apparater |
| Kontrollbarkeet vun elektresche Signaler | Semi-kontrolléiert Typ | SCR |
| Voll Kontroll | GTO, GTR, MOSFET, IGBT | |
| Onkontrolléierbar | Power Diode | |
| Fuert Signal Eegeschafte | Volt ugedriwwen Typ | IGBT, MOSFET, SITH |
| Aktuell ugedriwwen Typ | SCR, GTO, GTR | |
| Effektiv Signal Welleform | Puls Trigger Typ | SCR, GTO |
| Elektronesch Kontroll Typ | GTR, MOSFET, IGBT | |
| Situatiounen, an deenen aktuell Elektronen matmaachen | bipolare Apparat | Power Diode, SCR, GTO, GTR, BSIT, BJT |
| Unipolar Apparat | MOSFET, SIT | |
| Komposit Apparat | MCT, IGBT, SITH an IGCT |
Verschidde Kraaft Hallefleitgeräter hu verschidde Charakteristiken wéi Spannung, Stroumkapazitéit, Impedanzfäegkeet a Gréisst. Am eigentleche Gebrauch musse passend Geräter no verschiddene Felder a Bedierfnesser ausgewielt ginn.
D'Halbleiterindustrie ass zënter hirer Gebuert duerch dräi Generatioune vu materiellen Ännerungen duerchgaang. Bis elo ass dat éischt Hallefleitmaterial representéiert vu Si nach ëmmer haaptsächlech am Feld vun Kraaft-Hallefuedergeräter benotzt.
| Semiconductor Material | Bandgap (eV) | Schmelzpunkt (K) | Haaptapplikatioun | |
| 1. Generatioun semiconductor Materialien | Ge | 1.1 | 1221 | Niddereg Volt, niddereg Frequenz, mëttel Kraaft Transistoren, Photodetektoren |
| 2. Generatioun semiconductor Materialien | Si | 0.7 | 1687 | |
| 3. Generatioun semiconductor Materialien | GaAs | 1.4 | 1511 | Mikrowelle, Millimeterwellengeräter, Liichtemittéierend Geräter |
| SiC | 3.05 | 2826 | 1. Héich-Temperatur, héich-Frequenz, Stralung-resistent géint héich-Muecht Apparater 2. Blo, Grad, violett Liichtdioden, Halbleiterlaser | |
| GaN | 3.4 | 1973 | ||
| AIN | 6.2 | 2470 | ||
| C | 5.5 | ＞ 3800 | ||
| ZnO | 3.37 | 2248 | ||
Resuméiert d'Charakteristiken vun semi-kontrolléierten a voll kontrolléierten Kraaftapparater:
| Apparat Typ | SCR | GTR | MOSFET | IGBT |
| Kontroll Typ | Pulsausléiser | Aktuell Kontroll | Volt Kontroll | Film Zentrum |
| Selbstschaltlinn | Kommutatiounsausschaltung | Self-Shutdown Apparat | Self-Shutdown Apparat | Self-Shutdown Apparat |
| schaffen Frequenz | ＜1 khz | ＜30 kHz | 20 kHz-Mhz | ＜40 kHz |
| Fuert Muecht | kleng | grouss | kleng | kleng |
| schalt Verloschter | grouss | grouss | grouss | grouss |
| Leedung Verloscht | kleng | kleng | grouss | kleng |
| Spannung an aktuell Niveau | 最大 | grouss | minimum | méi |
| Typesch Uwendungen | Mëttelfrequenz Induktioun Heizung | UPS Frequenz Converter | schalt Muecht Fourniture | UPS Frequenz Converter |
| Präis | niddregsten | ënneschten | an der Mëtt | Déi deierste |
| Konduktiounsmodulatiounseffekt | hunn | hunn | keng | hunn |
Léiert MOSFETs kennen
MOSFET huet héich Input Impedanz, niddereg Kaméidi, a gutt thermesch Stabilitéit; et huet en einfachen Fabrikatiounsprozess a staark Stralung, sou datt et normalerweis an Verstärkerkreesser oder Schaltkreesser benotzt gëtt;
(1) Haaptauswahlparameter: Drain-Quellspannung VDS (Spannung widderstoen), ID kontinuéierlech Leckstroum, RDS (an) On-Resistenz, Ciss Input Kapazitéit (Kräizkapazitéit), Qualitéitsfaktor FOM = Ron * Qg, etc.
(2) Laut verschiddene Prozesser ass et an TrenchMOS opgedeelt: Trench MOSFET, haaptsächlech am nidderegen Spannungsfeld bannent 100V; SGT (Split Gate) MOSFET: Split Gate MOSFET, haaptsächlech am mëttel- an niddereg Volt Feld bannent 200V; SJ MOSFET: Super Kräizung MOSFET, haaptsächlech am Héichspannungsfeld 600-800V;
An enger Schaltkraaftversuergung, wéi zum Beispill en Open-Drain Circuit, ass den Drain un d'Laascht intakt verbonnen, wat en Open-Drain genannt gëtt. An engem Open-Drain Circuit, egal wéi héich d'Spannung d'Laascht verbonnen ass, kann de Laaschtstroum an an ausgeschalt ginn. Et ass en idealen analoge Schaltapparat. Dëst ass de Prinzip vum MOSFET als Schaltapparat.
Wat de Maartundeel ugeet, si MOSFETs bal all an den Hänn vu groussen internationale Hiersteller konzentréiert. Ënnert hinnen huet Infineon IR (American International Rectifier Company) am Joer 2015 kaaft a gouf den Industrie Leader. ON Semiconductor huet och d'Acquisitioun vu Fairchild Semiconductor am September ofgeschloss 2016. , De Maartundeel sprang op déi zweet Plaz, an dann waren d'Verkafsranglëscht Renesas, Toshiba, IWC, ST, Vishay, Anshi, Magna, etc.
Mainstream MOSFET Marken sinn a verschidde Serien opgedeelt: amerikanesch, Japanesch a Koreanesch.
Amerikanesch Serie: Infineon, IR, Fairchild, ON Semiconductor, ST, TI, PI, AOS, etc .;
Japanesch: Toshiba, Renesas, ROHM, etc .;
Koreanesch Serie: Magna, KEC, AUK, Morina Hiroshi, Shinan, KIA
MOSFET Package Kategorien
No der Aart a Weis et op der PCB Verwaltungsrot installéiert ass, ginn et zwou Haapt Zorte vu MOSFET Packages: Plug-in (Duerch Lach) an Uewerfläch Mount (Surface Mount). an
De Plug-In Typ heescht datt d'Pins vum MOSFET duerch d'Montage Lächer vum PCB Board passéieren an op de PCB Board geschweest ginn. Allgemeng Plug-in Packagen enthalen: Dual In-Line Package (DIP), Transistor Outline Package (TO), a Pin Grid Array Package (PGA).
Plug-an Verpakung
Surface Montage ass wou d'MOSFET Pins an d'Wärmevergëftungsflens op d'Pads op der Uewerfläch vum PCB Board geschweest ginn. Typesch Surface Mount Packagen enthalen: Transistor Kontur (D-PAK), klenge Kontur Transistor (SOT), klenge Kontur Pak (SOP), Quad Flat Package (QFP), Plastik Leed Chip Carrier (PLCC), etc.
Uewerfläch Mount Package
Mat der Entwécklung vun Technologie, PCB Conseils wéi Motherboards a Grafiken Kaarte benotzen am Moment manner a manner direkt Plug-in Verpakung, a méi Uewerfläch Montéierung Verpakung benotzt.
1. Dual In-line Package (DIP)
Den DIP Package huet zwou Reihen vu Pins a muss an eng Chip Socket mat enger DIP Struktur agebaut ginn. Seng Derivatiounsmethod ass SDIP (Shrink DIP), wat e schrumpft duebel-an-Linn Package ass. D'Pin Dicht ass 6 Mol méi héich wéi déi vun DIP.
DIP Verpackungsstrukturformen enthalen: Multi-Layer Keramik Dual-in-Line DIP, Single-Layer Keramik Dual-in-Line DIP, Lead Frame DIP (inklusive Glas-Keramik-Dichtungstyp, Plastik-Enkapsuléierungsstrukturtyp, Keramik Low-melting Glas Encapsulation Typ) etc.. D'charakteristesch vun DIP Verpakung ass, datt et einfach duerch-Lach Schweess vun PCB Conseils realiséieren kann an huet gutt Onbedenklechkeet mat der Motherboard.
Wéi och ëmmer, well säi Verpackungsgebitt an d'Dicke relativ grouss sinn, an d'Pins si liicht beschiedegt wärend dem Plug- and Entplugging-Prozess, ass d'Zouverlässegkeet schlecht. Zur selwechter Zäit, wéinst dem Afloss vum Prozess, ass d'Zuel vun de Pins allgemeng net méi wéi 100. Dofir, am Prozess vun der héijer Integratioun vun der elektronescher Industrie, huet d'DIP Verpackung graduell aus der Bühn vun der Geschicht zréckgezunn.
2. Transistor Outline Package (TO)
Fréi Verpackungsspezifikatiounen, wéi TO-3P, TO-247, TO-92, TO-92L, TO-220, TO-220F, TO-251, etc. sinn all Plug-in Verpackungsdesign.
TO-3P/247: Et ass eng allgemeng benotzt Verpackungsform fir mëttel- Héichspannung an Héichstroum MOSFETs. De Produit huet d'Charakteristiken vun héich Widderstänn Volt a staark Decompte Resistenz. an
TO-220/220F: TO-220F ass e voll Plastiksverpackung, an et ass kee Besoin fir en Isoléierpad ze addéieren wann se op engem Heizkierper installéiert ginn; TO-220 huet e Metallplack mat dem Mëttelstift verbonnen, an en Isoléierpad ass erfuerderlech wann Dir de Heizkierper installéiert. D'MOSFETs vun dësen zwee Package Stiler hunn ähnlech Erscheinungen a kënnen austauschbar benotzt ginn. an
TO-251: Dëst verpakt Produkt gëtt haaptsächlech benotzt fir Käschten ze reduzéieren an d'Produktgréisst ze reduzéieren. Et gëtt haaptsächlech an Ëmfeld mat mëttlerer Spannung an héije Stroum ënner 60A an Héichspannung ënner 7N benotzt. an
TO-92: Dëse Package gëtt nëmme fir Low-Volt MOSFET (Stroum ënner 10A, Spannung ënner 60V) an Héichspannung 1N60/65 benotzt, fir d'Käschte ze reduzéieren.
An de leschte Joeren, wéinst den héije Schweißkäschte vum Plug-in Verpackungsprozess an enger schlechter Hëtztvergëftungsleistung fir Patch-Typ Produkter, ass d'Nofro am Surface Mount Maart weider eropgaang, wat och zu der Entwécklung vun TO Verpackungen gefouert huet. an Surface Mount Verpakung.
TO-252 (och D-PAK genannt) an TO-263 (D2PAK) si béid Surface Mount Packagen..
TO Package Produkt Erscheinung
TO252 / D-PAK ass e Plastik Chip Package, déi allgemeng benotzt gëtt fir Kraafttransistoren a Spannungsstabiliséiere Chips ze packen. Et ass ee vun den aktuellen Mainstream Packagen. De MOSFET mat dëser Verpackungsmethod huet dräi Elektroden, Gate (G), Drain (D), a Quell (S). Den Drain (D) Pin ass ofgeschnidden an net benotzt. Amplaz gëtt den Heizkierper op der Réck als Drain (D) benotzt, deen direkt un de PCB geschweest gëtt. Engersäits gëtt et benotzt fir grouss Stréim auszeginn, an op der anerer Säit dissipéiert se Hëtzt duerch de PCB. Dofir ginn et dräi D-PAK Pads op der PCB, an den Drain (D) Pad ass méi grouss. Seng Verpakung Spezifikatioune sinn wéi follegt:
TO-252 / D-PAK Package Gréisst Spezifikatioune
TO-263 ass eng Variant vun TO-220. Et ass haaptsächlech entworf Produktioun Effizienz an Hëtzt dissipation ze verbesseren. Et ënnerstëtzt extrem héich Stroum a Spannung. Et ass méi heefeg a Mëttelspannungs Héichstroum MOSFETs ënner 150A an iwwer 30V. Zousätzlech zu D2PAK (TO-263AB) enthält et och TO263-2, TO263-3, TO263-5, TO263-7 an aner Stiler, déi dem TO-263 ënnergeuerdnet sinn, haaptsächlech wéinst der ënnerschiddlecher Zuel an der Distanz vu Pins .
TO-263 / D2PAK Package Gréisst Spezifizéierungs
3. Pin Grid Array Package (PGA)
Et gi verschidde Quadrat Array Pins bannent an ausserhalb vum PGA (Pin Grid Array Package) Chip. All Quadrat Array Pin ass op enger gewëssener Distanz ronderëm den Chip arrangéiert. Ofhängeg vun der Unzuel vun de Pins, kann et an 2 bis 5 Krees geformt ginn. Wärend der Installatioun setzt just den Chip an de spezielle PGA Socket. Et huet d'Virdeeler vum einfache Plug- and Unplugging an héich Zouverlässegkeet, a kann op méi héich Frequenzen upassen.
PGA Package Stil
Déi meescht vu senge Chipsubstrater sinn aus Keramikmaterial gemaach, an e puer benotze speziell Plastikharz als Substrat. Wat d'Technologie ugeet, ass d'Pinzenter Distanz normalerweis 2,54 mm, an d'Zuel vun de Pins reicht vu 64 bis 447. D'Charakteristik vun dëser Aart vu Verpakung ass datt wat méi kleng d'Verpakungsfläch (Volumen), dest manner de Stroumverbrauch (Leeschtung) ) et kann widderstoen, a vice versa. Dëse Verpackungsstil vu Chips war méi heefeg an de fréie Deeg, a gouf meeschtens benotzt fir High-Power Konsumprodukter wéi CPUs ze packen. Zum Beispill, Intel 80486 an Pentium all dës Verpakung Stil benotzt; et ass net wäit vun MOSFET Hiersteller ugeholl.
4. Small Outline Transistor Package (SOT)
SOT (Small Out-Line Transistor) ass e Patch Typ kleng Kraaft Transistor Package, haaptsächlech mat SOT23, SOT89, SOT143, SOT25 (dh SOT23-5), etc. SOT323, SOT363/SOT26 (dh SOT23-6) ofgeleet, déi méi kleng si wéi TO Packagen.
SOT Package Typ
SOT23 ass eng allgemeng benotzt Transistor Package mat dräi wing-gebuerene Pins, nämlech Sammelstécker, Emitter a Basis, déi op béide Säiten vun der laanger Säit vun der Komponent opgezielt sinn. Ënnert hinnen sinn d'Emitter an d'Basis op der selwechter Säit. Si sinn heefeg a Low-Power Transistoren, Feldeffekttransistoren a Composite Transistoren mat Widderstandsnetzwierker. Si hu gutt Kraaft awer schlecht solderability. D'Erscheinung gëtt an der Figur (a) hei ënnen gewisen.
SOT89 huet dräi kuerz Pins op enger Säit vum Transistor verdeelt. Déi aner Säit ass e Metall Heizkierper verbonne mat der Basis fir d'Wärmevergëftungskapazitéit ze erhéijen. Et ass heefeg a Silizium Kraaft Surface Mount Transistoren an ass gëeegent fir méi héich Kraaft Uwendungen. D'Erscheinung gëtt an der Figur (b) hei ënnen gewisen. an
SOT143 huet véier kuerz flügelfërmeg Pins, déi vu béide Säiten eraus gefouert ginn. De méi breeden Enn vum Pin ass de Sammler. Dës Zort Pak ass heefeg an Héichfrequenz Transistoren, a seng Erscheinung gëtt an der Figur (c) hei ënnen gewisen. an
SOT252 ass en High-Power Transistor mat dräi Pins déi vun enger Säit féieren, an de Mëttelstift ass méi kuerz an ass de Sammler. Connectéiert op de gréissere Pin um aneren Enn, dat ass e Kupferplack fir Wärmevergëftung, a seng Erscheinung ass wéi an der Figur (d) hei ënnen.
Gemeinsam SOT Package Erscheinung Verglach
De Véier-Terminal SOT-89 MOSFET gëtt allgemeng op Motherboards benotzt. Seng Spezifikatioune an Dimensiounen sinn wéi follegt:
SOT-89 MOSFET Gréisst Spezifikatioune (Eenheet: mm)
5. Small Outline Package (SOP)
SOP (Small Out-Line Package) ass ee vun de Surface Mount Packagen, och SOL oder DFP genannt. D'Stëfter ginn aus béide Säiten vum Package an enger Mierflügelform (L Form) erausgezunn. D'Materialien si Plastik a Keramik. SOP Verpackungsnormen enthalen SOP-8, SOP-16, SOP-20, SOP-28, etc.. D'Zuel no SOP weist d'Zuel vun de Pins un. Déi meescht MOSFET SOP Packagen adoptéieren SOP-8 Spezifikatioune. D'Industrie léisst dacks "P" of a verkierzt et als SO (Small Out-Line).
SOP-8 Package Gréisst
SO-8 gouf fir d'éischt vun der PHILIP Company entwéckelt. Et ass a Plastik verpackt, huet keng Wärmevergëftung ënnen Plack, an huet eng schlecht Wärmevergëftung. Et gëtt allgemeng fir Low-Power MOSFETs benotzt. Méi spéit goufen Standard Spezifikatioune wéi TSOP (Thin Small Outline Package), VSOP (Very Small Outline Package), SSOP (Shrink SOP), TSSOP (Thin Shrink SOP), etc. dorënner, TSOP an TSSOP sinn allgemeng am MOSFET Verpakung benotzt.
SOP ofgeleet Spezifikatioune allgemeng fir MOSFETs benotzt
6. Quad Flat Package (QFP)
D'Distanz tëscht Chip Pins am QFP (Plastic Quad Flat Package) Package ass ganz kleng an d'Pins si ganz dënn. Et gëtt allgemeng a grousser Skala oder ultra-grouss integréierte Circuiten benotzt, an d'Zuel vun de Pins ass allgemeng méi wéi 100. Chips, déi an dëser Form verpackt sinn, mussen SMT Surface Montage Technologie benotzen fir den Chip op de Motherboard ze solderen. Dës Verpakungsmethod huet véier Haaptcharakteristiken: ① Et ass gëeegent fir SMD Uewerflächemontagetechnologie fir Kabelen op PCB Circuitboards z'installéieren; ② Et ass gëeegent fir héich-Frequenz benotzen; ③ Et ass einfach ze bedreiwen an huet héich Zouverlässegkeet; ④ De Verhältnis tëscht dem Chipberäich an dem Verpackungsberäich ass kleng. Wéi d'PGA Verpackungsmethod, wéckelt dës Verpackungsmethod den Chip an engem Plastiksverpackung a kann d'Hëtzt net opléisen, déi generéiert gëtt wann den Chip fristgerecht funktionnéiert. Et beschränkt d'Verbesserung vun der MOSFET Leeschtung; an d'Plastikverpackung selwer erhéicht d'Gréisst vum Apparat, deen net den Ufuerderunge fir d'Entwécklung vun Halbleiteren an der Richtung entsprécht Liicht, dënn, kuerz a kleng. Zousätzlech ass dës Zort Verpackungsmethod op engem eenzegen Chip baséiert, deen d'Problemer vu gerénger Produktiounseffizienz an héije Verpackungskäschte huet. Dofir ass QFP méi gëeegent fir an digitale Logik LSI Kreesleef wéi Mikroprozessoren / Gate Arrays ze benotzen, an ass och gëeegent fir Analog LSI Circuit Produkter wéi VTR Signalveraarbechtung an Audiosignalveraarbechtung ze verpacken.
7, Quad flaach Package ouni Leads (QFN)
De QFN (Quad Flat Non-Leaded Package) Package ass mat Elektrodekontakten op alle véier Säiten ausgestatt. Well et keng Leads gëtt, ass d'Montageberäich méi kleng wéi QFP an d'Héicht ass manner wéi QFP. Dorënner gëtt Keramik QFN och LCC (Leadless Chip Carriers) genannt, a Low-Cost Plastik QFN mat Glas Epoxyharz gedréckt Substratbasismaterial gëtt Plastik LCC, PCLC, P-LCC, etc. Technologie mat klenge Padgréisst, klenge Volumen a Plastik als Dichtungsmaterial. QFN gëtt haaptsächlech fir integréiert Circuit Verpakung benotzt, a MOSFET gëtt net benotzt. Wéi och ëmmer, well Intel en integréierte Chauffer a MOSFET-Léisung proposéiert huet, huet et DrMOS an engem QFN-56 Package gestart ("56" bezitt sech op d'56 Verbindungspins op der Réck vum Chip).
Et sollt bemierkt datt de QFN Package déiselwecht extern Leadkonfiguratioun huet wéi den ultra-dënnen klengen Outline Package (TSSOP), awer seng Gréisst ass 62% méi kleng wéi den TSSOP. Geméiss QFN Modellerdaten ass seng thermesch Leeschtung 55% méi héich wéi déi vun TSSOP Verpackungen, a seng elektresch Leeschtung (Induktioun a Kapazitéit) sinn 60% an 30% méi héich wéi TSSOP Verpackung respektiv. De gréissten Nodeel ass datt et schwéier ass ze reparéieren.
DrMOS am QFN-56 Package
Traditionell diskret DC / DC Schrëtt-Down schalt Muecht Ëmgeréits kann net den Ufuerderunge fir méi héich Muecht Dicht treffen, nach kënnen se de Problem vun parasitesch Parameter Effekter op héich schalt Frequenz léisen. Mat der Innovatioun an de Fortschrëtt vun der Technologie ass et eng Realitéit ginn fir Treiber a MOSFETs z'integréieren fir Multi-Chip Moduler ze bauen. Dës Integratiounsmethod kann bedeitend Plaz spueren an d'Energieverbrauchsdicht erhéijen. Duerch d'Optimiséierung vu Chauffeuren a MOSFETs ass et eng Realitéit ginn. Kraafteffizienz an héichqualitativ DC Stroum, dëst ass DrMOS integréierte Driver IC.
Renesas 2. Generatioun DrMOS
De QFN-56 Leadless Package mécht DrMOS thermesch Impedanz ganz niddereg; mat intern Drot Bindung a Koffer Clip Design, externen PCB wiring kann miniméiert ginn, an domat inductance a Resistenz reduzéieren. Zousätzlech kann de benotzte Deep-Channel Silicon MOSFET-Prozess och d'Leedung, d'Schaltung an d'Gate Charge Verloschter wesentlech reduzéieren; et ass kompatibel mat enger Vielfalt vu Controller, kann verschidden Operatiounsmodi erreechen, an ënnerstëtzt den aktive Phase Konversiounsmodus APS (Auto Phase Switching). Zousätzlech zu der QFN Verpackung ass bilateral flaach No-Lead Verpackung (DFN) och en neien elektronesche Verpackungsprozess dee wäit a verschiddene Komponente vum ON Semiconductor benotzt gouf. Am Verglach mam QFN huet DFN manner Lead-out Elektroden op béide Säiten.
8、Plastic Leaded Chip Carrier (PLCC)
PLCC (Plastic Quad Flat Package) huet eng quadratesch Form an ass vill méi kleng wéi den DIP Package. Et huet 32 Pins mat Pins ronderëm. D'Pins ginn aus de véier Säiten vum Package an enger T-Form gefouert. Et ass e Plastiksprodukt. D'Pin Zentrum Distanz ass 1.27mm, an d'Zuel vun de Pins rangéiert vun 18 bis 84. D'J-förmlech Pins sinn net einfach deforméiert a si méi einfach ze bedreiwen wéi QFP, awer d'Erscheinungsinspektioun nom Schweißen ass méi schwéier. PLCC Verpakung ass gëeegent fir Kabelen op PCB mat SMT Uewerfläch Montéierung Technologie z'installéieren. Et huet d'Virdeeler vu klenger Gréisst an héich Zouverlässegkeet. PLCC Verpakung ass relativ heefeg a gëtt a Logik LSI, DLD (oder Programm Logik Apparat) an aner Circuiten benotzt. Dës Verpackungsform gëtt dacks am Motherboard BIOS benotzt, awer et ass de Moment manner heefeg a MOSFETs.
Encapsulation a Verbesserung fir Mainstream Entreprisen
Wéinst dem Entwécklungstrend vu niddereger Spannung an héije Stroum an CPUs sinn MOSFETs erfuerderlech grouss Ausgangsstroum, niddereg On-Resistenz, niddereg Hëtztgeneratioun, séier Wärmevergëftung a kleng Gréisst ze hunn. Zousätzlech zu der Verbesserung vun der Chipproduktiounstechnologie a Prozesser, weider MOSFET Hiersteller weider d'Verpakungstechnologie ze verbesseren. Op Basis vun der Kompatibilitéit mat Standard Erscheinungsspezifikatioune proposéiere se nei Verpackungsformen a registréiere Markennimm fir déi nei Packagen déi se entwéckelen.
1, RENESAS WPAK, LFPAK an LFPAK-I Packagen
WPAK ass en héich Hëtzt Stralung Package entwéckelt vu Renesas. Andeems Dir den D-PAK Package imitéiert, gëtt de Chip Heizkierper op de Motherboard geschweest, an d'Hëtzt gëtt duerch de Motherboard ofgeleet, sou datt de klenge Package WPAK och den Ausgangsstroum vum D-PAK erreechen kann. WPAK-D2 packt zwee héich / niddereg MOSFETs fir d'Verdrahtungsinduktioun ze reduzéieren.
Renesas WPAK Package Gréisst
LFPAK an LFPAK-I sinn zwee aner kleng Formfaktor Packagen entwéckelt vu Renesas déi kompatibel sinn mat SO-8. LFPAK ass ähnlech wéi D-PAK, awer méi kleng wéi D-PAK. LFPAK-i setzt den Heizkierper no uewen fir d'Hëtzt duerch d'Wärmebecher ze dissipéieren.
Renesas LFPAK an LFPAK-I Packagen
2. Vishay Power-PAK an Polar-PAK Verpakung
Power-PAK ass de MOSFET Package Numm registréiert vun Vishay Corporation. Power-PAK enthält zwou Spezifikatioune: Power-PAK1212-8 an Power-PAK SO-8.
Vishay Power-PAK1212-8 Package
Vishay Power-PAK SO-8 Package
Polar PAK ass e klenge Package mat duebelsäiteger Wärmevergëftung an ass eng vun de Vishay Kernverpackungstechnologien. Polar PAK ass d'selwecht wéi de gewéinleche so-8 Package. Et huet Dissipatiounspunkte souwuel op der ieweschter wéi och op der ënneschter Säit vum Package. Et ass net einfach Hëtzt am Package ze sammelen a kann d'aktuell Dicht vum Betribsstroum op duebel sou wéi SO-8 erhéijen. De Moment huet Vishay Polar PAK Technologie lizenzéiert fir STMicroelectronics.
Vishay Polar PAK Package
3. Onsi SO-8 an WDFN8 flaach Lead Packages
ON Semiconductor huet zwou Zorte vu flaach-Lead-MOSFETs entwéckelt, ënner deenen d'SO-8-kompatibel flaach-Lead vu ville Boards benotzt ginn. ON Semiconductor's nei lancéiert NVMx an NVTx Power MOSFETs benotzen kompakt DFN5 (SO-8FL) a WDFN8 Packagen fir d'Konduktiounsverloschter ze minimiséieren. Et huet och niddereg QG a Kapazitéit fir Chaufferverloschter ze minimiséieren.
ON Semiconductor SO-8 Flat Lead Package
ON Semiconductor WDFN8 Package
4. NXP LFPAK an QLPAK Verpakung
NXP (fréier Philps) huet d'SO-8 Verpackungstechnologie an LFPAK a QLPAK verbessert. Ënnert hinne gëtt LFPAK als déi zouverlässegst Power SO-8 Package an der Welt ugesinn; wärend QLPAK d'Charakteristike vu klenger Gréisst a méi héijer Hëtztofléisungseffizienz huet. Am Verglach mam gewéinleche SO-8, besetzt QLPAK e PCB Board Beräich vun 6 * 5mm an huet eng thermesch Resistenz vun 1.5k / W.
NXP LFPAK Package
NXP QLPAK Verpackung
4. ST Semiconductor PowerSO-8 Package
STMicroelectronics 'Power MOSFET Chip Verpackungstechnologien enthalen SO-8, PowerSO-8, PowerFLAT, DirectFET, PolarPAK, etc. Ënnert hinnen ass Power SO-8 eng verbessert Versioun vum SO-8. Zousätzlech ginn et PowerSO-10, PowerSO-20, TO-220FP, H2PAK-2 an aner Packagen.
STMicroelectronics Power SO-8 Package
5. Fairchild Semiconductor Power 56 Package
Power 56 ass dem Farichild säin exklusiven Numm, a säin offiziellen Numm ass DFN5 × 6. Säi Verpackungsberäich ass vergläichbar mat deem vum allgemeng benotzten TSOP-8, an den dënnen Package spuert d'Komponentenopléisung Héicht, an den Thermal-Pad Design um Buedem reduzéiert d'thermesch Resistenz. Dofir hu vill Stroumapparat Hiersteller DFN5 × 6 ofgesat.
Fairchild Power 56 Package
6. International Rectifier (IR) Direkter FET Package
Direct FET bitt effizient Uewerkillung an engem SO-8 oder méi klenge Foussofdrock an ass gëeegent fir AC-DC an DC-DC Power Konversioun Uwendungen an Computeren, Laptops, Telekommunikatioun a Konsumentelektronik Ausrüstung. D'Metallkannekonstruktioun vun DirectFET liwwert eng duebelsäiteg Wärmevergëftung, effektiv verduebelt déi aktuell Handhabungsfäegkeete vun héichfrequenz DC-DC Buck Konverter am Verglach mat Standard Plastiks diskrete Packagen. Den Direct FET Package ass e Réckmontéierten Typ, mat dem Drain (D) Heizkierper no uewen an iwwerdeckt mat enger Metallschuel, duerch déi d'Hëtzt ofgeleet gëtt. Direkt FET Verpackung verbessert d'Wärmevergëftung staark an hëlt manner Plaz mat enger gudder Hëtztofléisung op.
Zesummefaassen
An Zukunft, wéi d'elektronesch Fabrikatioun Industrie weider an der Richtung vun ultra-dënn, Miniaturiséierung, niddereg Volt, an héich aktuell ze entwéckelen, wäert d'Erscheinung an intern Verpakung Struktur vun MOSFET och änneren fir besser un d'Entwécklung Besoine vun der Fabrikatioun unzepassen. Industrie. Zousätzlech, fir d'Selektiounsschwell fir elektronesch Hiersteller ze senken, wäert den Trend vun der MOSFET Entwécklung a Richtung Modulariséierung a Systemniveau Verpakung ëmmer méi offensichtlech ginn, a Produkter wäerte sech op eng koordinéiert Manéier aus multiple Dimensiounen wéi Leeschtung a Käschten entwéckelen. . Package ass ee vun de wichtege Referenzfaktoren fir MOSFET Auswiel. Verschidde elektronesch Produkter hunn verschidden elektresch Ufuerderungen, a verschidde Installatiounsëmfeld erfuerderen och passende Gréisst Spezifikatioune fir ze treffen. Bei der eigentlecher Selektioun soll d'Decisioun no den eigentleche Besoinen ënner dem allgemenge Prinzip getraff ginn. Puer elektronesch Systemer sinn duerch d'Gréisst vun der PCB an intern Héicht limitéiert. Zum Beispill, Modul Muecht Ëmgeréits vun Kommunikatioun Systemer benotzen normalerweis DFN5 * 6 an DFN3 * 3 Packages wéinst Héicht Restriktiounen; an e puer ACDC Muecht Ëmgeréits, ultra-dënn Motiver oder wéinst Réibau Aschränkungen gëeegent fir Montéierung TO220 verpakt Muecht MOSFETs. Zu dëser Zäit kënnen d'Pins direkt an d'Wurzel gesat ginn, wat net fir TO247 verpackte Produkter gëeegent ass; e puer ultra-dënn Designs erfuerderen datt d'Apparatpins gebéit a flaach geluecht ginn, wat d'Komplexitéit vun der MOSFET Auswiel erhéijen.
Wéi wielen ech MOSFET
En Ingenieur huet mir eemol gesot datt hien ni op déi éischt Säit vun engem MOSFET-Dateblatt gekuckt huet well déi "praktesch" Informatioun nëmmen op der zweeter Säit an doriwwer eraus erschéngt. Bal all Säit op engem MOSFET Dateblatt enthält wäertvoll Informatioun fir Designer. Awer et ass net ëmmer kloer wéi d'Daten vun den Hiersteller geliwwert ginn.
Dësen Artikel skizzéiert e puer vun de Schlësselspesifikatioune vu MOSFETs, wéi se um Dateblat uginn sinn, an dat kloert Bild wat Dir braucht fir se ze verstoen. Wéi déi meescht elektronesch Geräter sinn MOSFETs vun der Operatiounstemperatur betraff. Also ass et wichteg d'Testbedéngungen ze verstoen ënner deenen déi genannte Indikatoren applizéiert ginn. Et ass och entscheedend ze verstoen ob d'Indikatoren déi Dir an der "Produktintroduktioun" gesitt "maximal" oder "typesch" Wäerter sinn, well e puer Dateblieder et net kloer maachen.
Spannungsgrad
Déi primär Charakteristik déi e MOSFET bestëmmt ass seng Drain-Source Spannung VDS, oder "Drain-Source breakdown voltage", dat ass déi héchst Spannung déi de MOSFET ouni Schued widderstoen kann wann d'Paart an d'Quell an den Drainstroum verkierzt ass. ass 250μA. . VDS gëtt och déi "absolut maximal Spannung bei 25 ° C" genannt, awer et ass wichteg ze erënneren datt dës absolut Spannung Temperaturofhängeg ass, an et gëtt normalerweis e "VDS Temperaturkoeffizient" am Dateblat. Dir musst och verstoen datt maximal VDS d'DC Spannung ass plus all Spannungsspikes a Ripples déi am Circuit präsent sinn. Zum Beispill, wann Dir en 30V-Apparat op enger 30V-Energieversuergung mat engem 100mV, 5ns Spike benotzt, wäert d'Spannung d'absolut maximal Limit vum Apparat iwwerschreiden an den Apparat kann Lawine-Modus aginn. An dësem Fall kann d'Zouverlässegkeet vum MOSFET net garantéiert ginn. Bei héijen Temperaturen kann den Temperaturkoeffizient d'Decomptespannung wesentlech änneren. Zum Beispill hunn e puer N-Kanal MOSFETs mat enger Spannungsbewäertung vu 600V e positiven Temperaturkoeffizient. Wéi se op hir maximal Kräizungstemperatur kommen, verursaacht den Temperaturkoeffizient datt dës MOSFETs sech wéi 650V MOSFETs behuelen. Vill MOSFET Benotzer Design Reegelen erfuerderen en Derating Faktor vun 10% bis 20%. A verschiddenen Designen, bedenkt datt d'tatsächlech Decomptespannung 5% bis 10% méi héich ass wéi de bewäertte Wäert bei 25 ° C, gëtt eng entspriechend nëtzlech Designmarge zum aktuellen Design bäigefüügt, wat ganz gutt fir den Design ass. Gläich wichteg fir déi richteg Auswiel vu MOSFETs ass d'Roll vun der Gate-Quell Spannung VGS während dem Leedungsprozess ze verstoen. Dës Spannung ass d'Spannung déi voll Leedung vum MOSFET ënner engem bestëmmte maximale RDS (on) Zoustand garantéiert. Dofir ass d'On-Resistenz ëmmer mam VGS-Niveau verbonnen, an et ass nëmme bei dëser Spannung datt den Apparat kann ageschalt ginn. Eng wichteg Konsequenz vum Design ass datt Dir de MOSFET net mat enger Spannung déi méi niddereg ass wéi de Minimum VGS benotzt fir de RDS (on) Bewäertung z'erreechen. Zum Beispill, fir e MOSFET voll mat engem 3.3V Mikrokontroller ze fueren, musst Dir fäeg sinn de MOSFET op VGS = 2.5V oder méi niddereg auszeschalten.
On-Resistenz, Gate charge, an "Figur vu Verdéngschter"
D'On-Resistenz vun engem MOSFET gëtt ëmmer bei enger oder méi Gate-zu-Quell Spannungen bestëmmt. Déi maximal RDS(on) Limit kann 20% bis 50% méi héich sinn wéi den typesche Wäert. Déi maximal Limit vum RDS(on) bezitt sech normalerweis op de Wäert bei enger Kräizungstemperatur vu 25°C. Bei méi héijen Temperaturen kann RDS (an) ëm 30% op 150% eropgoen, wéi an der Figur 1. Zënter RDS (an) ännert sech mat der Temperatur an de Minimum Resistenzwäert kann net garantéiert ginn, detektéieren Stroum baséiert op RDS (an) ass net eng ganz korrekt Method.
Figur 1 RDS(on) erhéicht mat der Temperatur am Beräich vun 30% bis 150% vun der maximaler Operatiounstemperatur
On-Resistenz ass ganz wichteg fir béid N-Kanal a P-Kanal MOSFETs. Beim Schalten vun Energieversuergung ass Qg e Schlëssel Selektiounskriterium fir N-Kanal MOSFETs, déi benotzt gi fir Stroumversuergung ze wiesselen, well Qg d'Schaltverloschter beaflosst. Dës Verloschter hunn zwee Effekter: Ee ass d'Schaltzäit, déi de MOSFET un an aus beaflosst; déi aner ass d'Energie déi néideg ass fir d'Gate Kapazitéit während all Schaltprozess ze laden. Eng Saach am Kapp ze halen ass, datt Qg op der Gate-Quell Volt hänkt, och wann e benotzen manner Vgs schalt Verloschter reduzéiert. Als e schnelle Wee fir MOSFETs ze vergläichen geduecht fir ze wiesselen Uwendungen, benotzen Designer dacks eng eenzeg Formel déi aus RDS (on) besteet fir Leitungsverloschter a Qg fir Schaltverloschter: RDS (on) xQg. Dës "Figur vu Verdéngschter" (FOM) resüméiert d'Performance vum Apparat an erlaabt MOSFETs a punkto typesch oder maximal Wäerter ze vergläichen. Fir e präzise Verglach iwwer Apparater ze garantéieren, musst Dir sécher sinn datt déiselwecht VGS fir RDS benotzt gëtt (op) an Qg, an datt déi typesch a maximal Wäerter net an der Publikatioun gemëscht ginn. Ënneschten FOM gëtt Iech besser Leeschtung am Wiessel Uwendungen, mä et ass net garantéiert. Déi bescht Vergläichsresultater kënnen nëmmen an engem aktuellen Circuit kritt ginn, an an e puer Fäll muss de Circuit fir all MOSFET ofgestëmmt ginn. Bewäertte Stroum a Kraaftvergëftung, baséiert op verschiddenen Testbedéngungen, hunn déi meescht MOSFETs een oder méi kontinuéierlech Drainstroum am Dateblatt. Dir wëllt d'Dateblat suergfälteg kucken fir erauszefannen ob d'Bewäertung bei der spezifizéierter Falltemperatur ass (zB TC=25°C), oder Ëmfeldtemperatur (zB TA=25°C). Wéi eng vun dëse Wäerter am meeschte relevant ass hänkt vun den Apparateigenschaften an der Uwendung of (kuckt Figur 2).
Figur 2 All absolute maximal aktuell an Muecht Wäerter sinn real Donnéeën
Fir kleng Surface Mount Apparater, déi an Handheld Geräter benotzt ginn, kann de relevantsten aktuellen Niveau dee bei enger Ëmfeldstemperatur vu 70 ° C sinn. Fir grouss Ausrüstung mat Heizkierper a gezwongener Loftofkillung, kann den aktuellen Niveau bei TA = 25 ℃ méi no un der aktueller Situatioun sinn. Fir e puer Apparater kann de Stierf méi Stroum bei senger maximaler Kräizungstemperatur behandelen wéi d'Packagegrenzen. A verschiddenen Dateblieder ass dësen "stierwen-limitéierten" aktuellen Niveau zousätzlech Informatioun zum "package-limitéierten" aktuellen Niveau, wat Iech eng Iddi iwwer d'Robustitéit vum Stierwen kann ginn. Ähnlech Considératiounen gëlle fir kontinuéierlech Kraaftvergëftung, déi net nëmmen vun der Temperatur hänkt, awer och op Zäit. Stellt Iech vir, datt en Apparat kontinuéierlech bei PD = 4W fir 10 Sekonnen bei TA = 70 ℃ funktionnéiert. Wat eng "kontinuéierlech" Zäitperiod ausmécht, wäert variéieren op Basis vum MOSFET Package, sou datt Dir den normaliséierte thermesche Transient Impedanzplot aus dem Dateblat benotze wëllt fir ze kucken wéi d'Kraaftofléisung no 10 Sekonnen, 100 Sekonnen oder 10 Minutten ausgesäit. . Wéi an der Figur 3 gewisen, ass den thermesche Resistenz Koeffizient vun dësem spezialiséierten Apparat no engem 10 Sekonne Puls ongeféier 0,33, dat heescht datt wann de Package no ongeféier 10 Minutten thermesch Sättigung erreecht, ass d'Hëtztvergëftungskapazitéit vum Apparat nëmmen 1,33W anstatt 4W . Obwuel d'Wärmevergëftungskapazitéit vum Apparat ongeféier 2W ënner gudder Ofkillung erreechen kann.
Figur 3 thermesch Resistenz vun MOSFET wann Muecht Impulsreferater applizéiert
Tatsächlech kënne mir opdeelen wéi Dir MOSFET a véier Schrëtt wielt.
Den éischte Schrëtt: wielt N Kanal oder P Kanal
Den éischte Schrëtt fir de richtegen Apparat fir Ären Design ze wielen ass ze entscheeden ob en N-Kanal oder P-Kanal MOSFET benotzt. An enger typescher Kraaftapplikatioun, wann e MOSFET mam Buedem ugeschloss ass an d'Laascht un d'Netzspannung ugeschloss ass, bildt de MOSFET den Low-Side Schalter. Am Low-Side Schalter sollten N-Kanal MOSFETs benotzt ginn wéinst Iwwerleeunge vun der Spannung déi néideg ass fir den Apparat auszeschalten oder auszeschalten. Wann de MOSFET mam Bus ugeschloss ass an op de Buedem lued, gëtt en High-Side-Schalter benotzt. P-Kanal MOSFETs ginn normalerweis an dëser Topologie benotzt, wat och wéinst Spannungsfuerer Iwwerleeungen ass. Fir de richtegen Apparat fir Är Applikatioun ze wielen, musst Dir d'Spannung bestëmmen déi néideg ass fir den Apparat ze fueren an deen einfachste Wee fir et an Ärem Design ze maachen. De nächste Schrëtt ass déi erfuerderlech Spannungsbewäertung ze bestëmmen, oder déi maximal Spannung déi den Apparat kann ausstoen. Wat méi héich ass d'Spannungsbewäertung, dest méi héich d'Käschte vum Apparat. No praktescher Erfahrung soll d'Nominalspannung méi grouss sinn wéi d'Netzspannung oder Busspannung. Dëst wäert genuch Schutz ubidden, sou datt de MOSFET net fällt. Wann Dir e MOSFET auswielt, ass et néideg fir déi maximal Spannung ze bestëmmen déi vum Drain an d'Quell toleréiert ka ginn, dat heescht de maximalen VDS. Et ass wichteg ze wëssen datt d'maximal Spannung e MOSFET Ännerungen mat der Temperatur widderstoen kann. Designer musse Spannungsvariatioune iwwer de ganze Betribstemperaturberäich testen. Déi bewäert Spannung muss genuch Spillraum hunn fir dës Variatiounsberäich ze decken fir sécherzestellen datt de Circuit net fällt. Aner Sécherheetsfaktoren déi Designingenieuren musse berücksichtegen enthalen Spannungstransienten induzéiert duerch Schalter vun Elektronik wéi Motoren oder Transformatoren. Bewäert Spannungen variéieren fir verschidden Uwendungen; typesch, 20V fir portable Apparater, 20-30V fir FPGA Muecht Ëmgeréits, an 450-600V fir 85-220VAC Uwendungen.
Schrëtt 2: Bestëmmt den nominelle Stroum
Den zweete Schrëtt ass déi aktuell Bewäertung vum MOSFET ze wielen. Ofhängeg vun der Circuitkonfiguratioun, soll dëse bewäertte Stroum de maximale Stroum sinn, deen d'Laascht ënner all Ëmstänn widderstoen kann. Ähnlech wéi d'Spannungssituatioun muss den Designer suergen datt de gewielte MOSFET dës aktuell Bewäertung widderstoen kann, och wann de System aktuell Spikes generéiert. Déi zwee aktuell Conditioune considéréiert sinn kontinuéierlech Modus an Pulsatiounsperiod Spike. Am kontinuéierleche Leedungsmodus ass de MOSFET an engem stännegen Zoustand, wou de Stroum kontinuéierlech duerch den Apparat fléisst. Eng Pulsspike bezitt sech op e grousse Stroum (oder Spikestroum) deen duerch den Apparat fléisst. Wann de maximale Stroum ënner dëse Bedéngungen bestëmmt ass, ass et einfach eng Saach fir en Apparat ze wielen deen dëse maximale Stroum handhaben kann. Nodeems Dir de bewäerte Stroum gewielt hutt, muss de Leedungsverloscht och berechent ginn. An aktuellen Situatiounen ass MOSFET keen idealen Apparat well et elektresch Energieverloscht wärend dem Leedungsprozess ass, wat Leitungsverloscht genannt gëtt. E MOSFET behält sech wéi e verännerleche Widderstand wann "op", wat vum RDS (ON) vum Apparat bestëmmt gëtt a wesentlech mat der Temperatur ännert. De Stroumverloscht vum Apparat kann duerch Iload2 × RDS (ON) berechent ginn. Zënter dem On-Resistenz ännert sech mat der Temperatur, wäert de Kraaftverloscht och proportional änneren. Wat méi héich d'Spannung VGS op de MOSFET applizéiert gëtt, dest méi kleng wäert de RDS(ON) sinn; Ëmgekéiert, wat méi héich den RDS(ON) wäert sinn. Fir de Systemdesigner, ass dëst wou d'Ofdreiwungen erakommen ofhängeg vun der Systemspannung. Fir portable Designen ass et méi einfach (a méi heefeg) méi niddereg Spannungen ze benotzen, wärend fir industriell Designen méi héich Spannungen kënne benotzt ginn. Notéiert datt d'RDS(ON) Resistenz liicht mat Stroum eropgeet. Variatiounen a verschiddenen elektresche Parameteren vum RDS(ON) Widderstand kënnen am techneschen Dateblatt vum Hiersteller fonnt ginn. Technologie huet e wesentlechen Impakt op Apparat Charakteristiken, well e puer Technologien éischter RDS (ON) erhéijen wann de Maximum VDS Erhéijung. Fir sou eng Technologie, wann Dir wëllt VDS an RDS (ON) reduzéieren, musst Dir d'Chipgréisst erhéijen, an doduerch d'passende Packagegréisst an d'Zesummenhang Entwécklungskäschte erhéijen. Et gi verschidden Technologien an der Industrie probéiert d'Erhéijung vun der Chipgréisst ze kontrolléieren, déi wichtegst vun deenen sinn Kanal- a Chargebalancéierungstechnologien. An der Trenchtechnologie ass eng déif Trench am Wafer agebonnen, normalerweis reservéiert fir niddereg Spannungen, fir d'On-Resistenz RDS (ON) ze reduzéieren. Fir den Impakt vum maximalen VDS op RDS (ON) ze reduzéieren, gouf en epitaxialen Wuesstumskolonn / Ätskolonneprozess während dem Entwécklungsprozess benotzt. Zum Beispill huet Fairchild Semiconductor eng Technologie genannt SuperFET entwéckelt déi zousätzlech Fabrikatiounsschrëtt fir RDS (ON) Reduktioun bäidréit. Dëse Fokus op RDS (ON) ass wichteg well wéi d'Debrochspannung vun engem Standard MOSFET eropgeet, RDS (ON) exponentiell eropgeet a féiert zu enger Erhéijung vun der Gréisst. De SuperFET Prozess verännert d'exponentiell Relatioun tëscht RDS(ON) a Wafergréisst an eng linear Relatioun. Op dës Manéier kënnen SuperFET-Geräter ideal niddereg RDS (ON) a klenge Stierfgréissten erreechen, och mat Decomptespannungen bis 600V. D'Resultat ass datt d'Wafergréisst ëm bis zu 35% reduzéiert ka ginn. Fir Endbenotzer bedeit dëst eng bedeitend Reduktioun vun der Packagegréisst.
Schrëtt Dräi: Bestëmmen thermesch Ufuerderunge
De nächste Schrëtt bei der Auswiel vun engem MOSFET ass d'thermesch Ufuerderunge vum System ze berechnen. Designer mussen zwee verschidde Szenarie berücksichtegen, de schlëmmste Fall Szenario an de Real-Welt Szenario. Et ass recommandéiert de schlëmmste Fall Berechnungsresultat ze benotzen, well dëst Resultat eng méi grouss Sécherheetsmarge gëtt a garantéiert datt de System net fällt. Et ginn och e puer Moossdaten déi Opmierksamkeet op der MOSFET-Dateblatt brauchen; sou wéi d'thermesch Resistenz tëscht der Hallefleitverbindung vum verpackten Apparat an der Ëmwelt, an der maximaler Kräizungstemperatur. D'Kräiztemperatur vum Apparat ass gläich wéi déi maximal Ëmfeldtemperatur plus d'Produkt vun der thermescher Resistenz a Kraaftvergëftung (Kräiztemperatur = maximal Ëmfeldtemperatur + [thermesch Resistenz × Kraaftvergëftung]). Laut dëser Equatioun kann déi maximal Kraaftvergëftung vum System geléist ginn, wat per Definitioun gläich ass wéi I2 × RDS (ON). Zënter datt den Designer de maximale Stroum bestëmmt huet deen duerch den Apparat passéiert, kann RDS(ON) bei verschiddenen Temperaturen berechent ginn. Et ass derwäert ze bemierken datt wann Dir mat einfachen thermesche Modeller handelt, mussen d'Designer och d'thermesch Kapazitéit vum Halbleiterverbindung / Apparatfall a Fall / Ëmfeld berücksichtegen; dëst erfuerdert datt de gedréckte Circuit Verwaltungsrot a Package net direkt waarm ginn. Avalanche Decompte bedeit datt d'Réckspannung op der Hallefleitgerät de maximale Wäert iwwerschreift an e staarkt elektrescht Feld bilden fir de Stroum am Apparat ze erhéijen. Dëse Stroum wäert d'Kraaft opléisen, d'Temperatur vum Apparat erhéijen an eventuell den Apparat beschiedegen. Semiconductor Firmen wäerten Lawinentesten op Apparater maachen, hir Lawinenspannung berechent oder d'Robustitéit vum Apparat testen. Et ginn zwou Methoden fir d'Bewäertung vun der Lawinespannung ze berechnen; een ass statistesch Method an déi aner ass thermesch Berechnung. Thermesch Berechnung gëtt vill benotzt well et méi praktesch ass. Vill Firmen hunn Detailer vun hiren Apparat Tester geliwwert. Zum Beispill, Fairchild Semiconductor bitt "Power MOSFET Avalanche Guidelines" (Power MOSFET Avalanche Guidelines-kann vun der Fairchild Websäit erofgeluede ginn). Nieft dem Informatik huet d'Technologie och e groussen Afloss op den Lawineeffekt. Zum Beispill, eng Erhéijung vun der Stierfgréisst erhéicht d'Lawinresistenz a schlussendlech erhéicht d'Robustitéit vum Apparat. Fir Endbenotzer bedeit dat méi grouss Packagen am System ze benotzen.
Schrëtt 4: Bestëmmen schalt Leeschtung
De leschte Schrëtt bei der Auswiel vun engem MOSFET ass d'Schaltleistung vum MOSFET ze bestëmmen. Et gi vill Parameteren déi schalt Leeschtung Afloss, mä déi wichtegst sinn Gate / Drain, Gate / Quell an Drain / Quell Kapazitéit. Dës Kondensatore kreéieren Schaltverloschter am Apparat well se all Kéier wann se wiesselen gelueden ginn. D'Schaltgeschwindegkeet vum MOSFET gëtt dofir reduzéiert, an d'Effizienz vum Apparat gëtt och reduzéiert. Fir d'Gesamtverloschter an engem Apparat beim Schalten ze berechnen, muss den Designer d'Verloschter beim Opschalten (Eon) an d'Verloschter beim Ausschalten (Eoff) berechnen. D'Gesamtkraaft vum MOSFET-Schalter kann duerch déi folgend Equatioun ausgedréckt ginn: Psw = (Eon + Eoff) × Schaltfrequenz. D'Gate charge (Qgd) huet de gréissten Impakt op schalt Leeschtung. Baséierend op der Wichtegkeet vun der Schaltleistung, ginn nei Technologien dauernd entwéckelt fir dëse Schaltproblem ze léisen. Erhéijung Chip Gréisst vergréissert Gate charge; dëst vergréissert Apparat Gréisst. Fir d'Schaltverloschter ze reduzéieren, sinn nei Technologien wéi Kanal décke Buedemoxidatioun entstanen, fir d'Gatecharge ze reduzéieren. Zum Beispill kann déi nei Technologie SuperFET d'Leedungsverloschter minimiséieren an d'Schaltleistung verbesseren andeems d'RDS (ON) a Paartladung (Qg) reduzéiert gëtt. Op dës Manéier kënnen MOSFETs mat Héichgeschwindegkeet Spannungstransienten (dv / dt) an aktuellen Transienten (di / dt) wärend dem Schalter këmmeren, a kënne souguer zouverlässeg bei méi héije Schaltfrequenzen operéieren.
Post Zäit: Okt-23-2023
