E MOSFET Haltkrees deen Widderstanden R1-R6, Elektrolytesch Kondensatoren C1-C3, Kondensator C4, PNP Triode VD1, Dioden D1-D2, Zwëschenrelais K1, e Spannungsvergläicher, en Dual Time Base integréiert Chip NE556, an e MOSFET Q1 enthält, mat PIN Nr. een Enn vum Widderstand R1 ass verbonne mam Pin 14 vum Dual-Time Base integréierte Chip NE556, een Enn vum Widderstand R2, een Enn vum Widderstand R4, den Emitter vum PNP Transistor VD1, den Drain vum MOSFET Q1, an den DC Stroumversuergung, an den aneren Enn vum Widderstand R1 ass mat Pin 1 vum Dual-Time Base integréiert Chip NE556, Pin 2 vun der Dual-Time Base integréiert Chip NE556, der positiver elektrolytescher Kapazitéit vum Kondensator C1, an dem Zwëschenrelais verbonnen. K1 normal zouene Kontakt K1-1, den aneren Enn vum Zwëschenrelais K1 normalerweis zouene Kontakt K1-1, den negativen Pol vum elektrolytesche Kondensator C1 an een Enn vum Kondensator C3 sinn un den Energieversuergungsgrond verbonnen, den aneren Enn vum Kondensator C3 ass mam Pin 3 vum Dual Time Base integréierte Chip NE556 verbonnen, de Pin 4 vum Dual Time Base integréiert Chip NE556 ass mat dem positive Pol vum elektrolytesche Kondensator C2 an dem aneren Enn vum Widderstand R2 gläichzäiteg verbonnen, an de Den negativen Pol vum elektrolytesche Kondensator C2 ass mam Stroumversuergungsgrond verbonnen, an den negativen Pol vum elektrolytesche Kondensator C2 ass mat dem Stroumversuergungsgrond verbonnen. Den negativen Pol vum C2 ass mam Stroumversuergungsgrond verbonnen, de Pin 5 vum Dual Time Base integréierte Chip NE556 ass mat engem Enn vum Widderstand R3 verbonnen, deen aneren Enn vum Widderstand R3 ass mam positiven Phase-Input vum Spannungsvergläicher verbonnen. , den negativen Phase-Input vum Spannungsvergläicher ass mat dem positive Pol vun der Diode D1 an dem aneren Enn vum Widderstand R4 gläichzäiteg ugeschloss, den negativen Pol vun der Diode D1 ass mam Stroumversuergungsgrond verbonnen, an den Ausgang vun de Spannungsvergläicher ass mam Enn vum Widderstand R5 verbonnen, den aneren Enn vum Widderstand R5 ass mam PNP Triplex verbonnen. Den Ausgang vum Spannungsvergläicher ass mat engem Enn vum Widderstand R5 verbonnen, deen aneren Enn vum Widderstand R5 ass mat der Basis vum PNP Transistor VD1 ugeschloss, de Sammler vum PNP Transistor VD1 ass mam positiven Pol vun der Diode verbonnen. D2, den negativen Pol vun der Diode D2 ass mam Enn vum Widderstand R6, dem Enn vum Kondensator C4, an dem Paart vum MOSFET gläichzäiteg verbonne mat dem aneren Enn vum Widderstand R6, dem aneren Enn vun der Kondensator C4, an den aneren Enn vum Zwëschenrelais K1 sinn all un d'Energieversuergungsland verbonnen an den aneren Enn vum Zwëschenrelais K1 ass mat der Quell vun der Quell vun derMOSFET.
MOSFET Retention Circuit, wann A bitt en nidderegen Ausléisersignal, zu dësem Zäitpunkt den Dual Time Base integréiert Chip NE556 Set, Dual Time Base integréiert Chip NE556 Pin 5 Output héich Niveau, héich Niveau an de positiven Phase Input vum Spannungsvergläicher, den negativen Phase-Input vum Spannungsvergläicher vum Widderstand R4 an der Diode D1 fir eng Referenzspannung ze liwweren, zu dësem Zäitpunkt ass de Spannungsvergläicher Ausgang héich Niveau, den héije Niveau fir datt d'Triode VD1 féiert, de Stroum fléisst vum Sammler vun der Triode VD1 gelueden Kondensator C4 duerch Diode D2, a gläichzäiteg MOSFET Q1 féiert, zu dëser Zäit, ass d'Spule vum Zwëschenrelais K1 absorbéiert, an den Zwëschenrelais K1 normalerweis zouene Kontakt K 1-1 getrennt, an no der Zwëschenzäit. Relais K1 normalerweis zouene Kontakt K 1-1 ass ofgeschalt, d'DC Energieversuergung un den 1 an 2 Féiss vum Dual-Time Base integréiert Chip NE556 stellt d'Versuergungsspannung gespäichert bis d'Spannung um Pin 1 an Pin 2 vun der Dual- Zäitbasis integréiert Chip NE556 gëtt op 2/3 vun der Versuergungsspannung gelueden, den Dual-Time Base integréiert Chip NE556 gëtt automatesch zréckgesat, an Pin 5 vum Dual-Time Base integréiert Chip NE556 gëtt automatesch op e nidderegen Niveau restauréiert, an den spéider Kreesleef funktionnéieren net, während zu dëser Zäit de Kondensator C4 entlaascht ass fir d'MOSFET Q1 Leedung ze halen bis zum Enn vun der Kapazitanz C4 Entladung an d'Zwëschenrelais K1 Spule Verëffentlechung, Zwëschenrelais K1 normalerweis zouene Kontakt K 11 zougemaach, bei dësem Zäit duerch d'zougemaach Tëschenzäit Relais K1 normalerweis zougemaach Kontakt K 1-1 gëtt duebel Zäit Basis integréiert Chip NE556 1 Fouss an 2 Féiss vun der Volt Fräisetzung aus, fir d'nächst Kéier ze duebel Zäit Base integréiert Chip NE556 PIN 6 fir eng niddereg ze bidden Ausléiser Signal fir duebel Zäit Basis integréiert Chip NE556 ze preparéieren.
De Circuitstruktur vun dëser Applikatioun ass einfach an nei, wann den Dual Time Base integréiert Chip NE556 Pin 1 a Pin 2 op 2/3 vun der Versuergungsspannung gelueden ass, Dual Time Base integréiert Chip NE556 kann automatesch zréckgesat ginn, Dual Time Base integréiert Chip NE556 Pin 5 automatesch op e nidderegen Niveau zréck, sou datt déi spéider Circuiten net funktionnéieren, fir automatesch de Ladekondensator C4 ze stoppen, an nodeems d'Lade vum Kondensator C4 gestoppt gëtt, dee vum MOSFET Q1 konduktiv erhale gëtt, kann dës Applikatioun kontinuéierlech halenMOSFETQ1 konduktiv fir 3 Sekonnen.
Et enthält Widderstänn R1-R6, elektrolytesch Kondensatoren C1-C3, Kondensator C4, PNP Transistor VD1, Dioden D1-D2, Zwëschenrelais K1, Spannungsvergläicher, Dual Time Base integréiert Chip NE556 a MOSFET Q1, Pin 6 vun der Dual Time Base integréiert. Chip NE556 gëtt als Signalinput benotzt, an een Enn vum Widderstand R1 ass mat Pin 14 vun der Dual Time Base integréiert Chip NE556, Resistor R2, Pin 14 vun der Dual Time Base integréiert Chip NE556 an Pin 14 vun der Dual Time verbonnen. Basis integréiert Chip NE556, an resistor R2 ass verbonne mat PIN 14 vun der duebel Zäit Basis integréiert Chip NE556. Pin 14 vum Dual-Time Base integréiert Chip NE556, een Enn vum Resistor R2, een Enn vum Resistor R4, PNP Transistor
Wéi eng Aarbechtsprinzip?
Wann A e nidderegen Ausléisersignal ubitt, dann ass den Dual-Time Base integréiert Chip NE556 Set, Dual-Time Base Integréiert Chip NE556 Pin 5 Ausgang héich Niveau, héich Niveau an de positiven Phase Input vum Spannungsvergläicher, den negativen Phase Input vum Spannungsvergleicher vum Widderstand R4 an der Diode D1 fir d'Referenzspannung ze liwweren, dës Kéier, de Spannungsvergläicher Ausgang héich Niveau, den héije Niveau vun der Transistor VD1 Leedung, de Stroum fléisst vum Kollektor vum Transistor VD1 duerch d'Diode D2 op der capacitor C4 Opluedstatiounen, zu dëser Zäit, der Tëschenzäit Relais K1 coil saug, der Tëschenzäit Relais K1 coil saug. De Stroum, deen aus dem Sammler vum Transistor VD1 fléisst, gëtt op d'Kondensator C4 duerch d'Diode D2 gelueden, a gläichzäiteg,MOSFETQ1 féiert zu dësem Zäitpunkt d'Spule vum Zwëschenrelais K1 gesaugt, an den Zwëschenrelais K1 normalerweis zougeschlossene Kontakt K 1-1 gëtt ofgeschalt, an nodeems den Zwëschenrelais K1 normalerweis zougeschlossene Kontakt K 1-1 getrennt ass, ass d'Kraaft Versuergungsspannung, déi vun der DC Stroumquell op den 1 an 2 Féiss vum Dual Timebase integréierte Chip NE556 zur Verfügung gestallt gëtt. d'Versuergungsspannung, den Dual-Time Base integréiert Chip NE556 gëtt automatesch zréckgesat, a Pin 5 vum Dual-Time Base integréiert Chip NE556 gëtt automatesch op e nidderegen Niveau restauréiert, an déi spéider Circuits funktionnéieren net, an zu dësem Zäitpunkt Kondensator C4 gëtt entlooss fir d'MOSFET Q1-Leedung bis zum Enn vun der Entladung vum Kondensator C4 z'erhalen, an d'Spule vum Tëschrelais K1 gëtt entlooss, an den Tëschrelais K1 normalerweis zouene Kontakt K 1-1 gëtt ofgeschalt. Relais K1 normalerweis zougemaach Kontakt K 1-1 zougemaach, dës Kéier duerch d'zougemaach Tëschenzäit Relais K1 normalerweis zougemaach Kontakt K 1-1 gëtt duebel-Zäit Basis integréiert Chip NE556 1 Féiss an 2 Féiss op der Volt Fräisetzung, fir déi nächst Kéier ze d'Dual-Time Base integréiert Chip NE556 Pin 6 fir en Ausléisersignal ze bidden fir niddereg ze setzen, sou datt d'Preparatiounen fir den Dual-Time Base integréiert Chip NE556 Set maachen.
Post Zäit: Apr-19-2024
